ホーム > Term: perangkat lunak desain verifikasi
perangkat lunak desain verifikasi
Evaluasi desain untuk menentukan kebenaran sehubungan dengan persyaratan yang dinyatakan, kesesuaian untuk merancang standar, sistem efisiensi dan kriteria lainnya.
- スピーチの一部 noun
- 産業/ドメイン コンピュータ; ソフトウェア
- カテゴリ Software engineering
- Organization: IEEE Computer Society
0
作成者
- Aulia1
-
(V.I.P) 54969 ポイント - 100% positive feedback
(Jakarta, Indonesia)
